高速PCB设计的基本观点

1电子系统设计所面临的挑战

系统的稳定性和可靠性会因为温度的变化发生很大的差异

现在一些PCB设计人员总是凭据“感受”来举行PCB的设计而不是使用适当的方法和规则。

高速PCB设计的基本观点

1电子系统设计所面临的挑战

系统的稳定性和可靠性会因为温度的变化发生很大的差异

现在一些PCB设计人员总是凭据“感受”来举行PCB的设计而不是使用适当的方法和规则。而高速的模拟和或数字电路的设计险些不行能凭“感受”设计出可靠的电路因为仅凭“感受”举行设计可能导致的效果是：

不行预期的系统行为

大量的电源和地噪声。

模拟系统传输路径上发生不行接受的噪声

在电子系统中需要种种长度的布线。在这些布线上信号从线的始端(如信号源)传输到终端(如负载)需要一定的时间。已经证实电信号在漫衍良好的导线中的传输速度为3×108ms。

假设布线的长度为5m信号从始端到终端就需要17ns也就是说信号存在17ns的延时。这种延时在低速系统中可以被忽略但在高速系统中这个数量级的延时是不能被忽略的。高速门电路(如74TL系列数字集成电路)的平均延时只有几纳秒ECL数字集成电路的延时可达1~2nsCPLD/FPGA的延时则更小。可见在这些高速电路系统中PCB的线上延时是不能被忽略的。

高速PCB设计还需思量其他的问题例如当信号在导线上髙速传输时如果始端阻抗与终端阻抗不匹配将会泛起电磁波的反射现象它会使信号失真发生有害的千扰脉冲从而影响整个系统运行。因此在设计高速PCB时信号延时的问题必须认真思量电路分析需要引入EMVEMC分析在这种情况下经典的集成电路理论已不再适用在电路仿真设计法式中应使用漫衍电路模型。

以T表现信号上升时间Tpd表现信号线流传延时若Tr>4Tpd信号落在宁静区域；若2Tpd<Tr≤4Tpd信号将落在不确定区域；若T≤2Tpd信号将落在冋题区域。当信号落在不确定区域或问题区域时应该使用高速布线方法举行PCB设计。

过冲、下冲及短时信号滋扰等。

2高速电路的界说

通常数字逻辑电路的频率到达或凌驾50MHz而且事情在这个频率之上的电路占整个系统的1/3以上就可以称其为高速电路实际上与信号自己的频率相比信号边缘的谐波频率更高信号快速变化的跳变(上升沿或下降沿)引发了信号传输的非预期效果。如果线流传延时大于数字信号驱动端上升时间的1/2则可认为此类信号是高速信号并发生传输线效应。信号的通报发生在信号状态改变的瞬间如上升或下降时间。

信号从驱动端到吸收端经由一段牢固的时间如果传输时间小于上升或下降时间的1/2那么在信号改变状态前来自吸收端的反射信号将到达驱动端。否则反射信号将在信号改变状态后到达驱动端。如果反射信号很强叠加的波形就有可能会改变逻辑状态。

3高速信号简直定

通常通过元器件手册可以查出信号上升时间的典型值。

而在PCB设计中实际布线长度决议了信号的流传时间。如果过孔多、元器件引脚多或者网络上设置的约束多将导致延时增大。一般情况下高速逻辑器件的信号上升时间约为0.2ns

在同一PCB上毗连的元器件上发生虚假的位错误。

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